问题描述:
[单选]
针对Verilog HDL 语言中的case语句说法不正确的是()。
A.case 语句表达式的取值可以超出语句下面列出的值的范围
B.语句各分支表达式允许同时满足case表达式的值
C.条件语句中的选择值需要完整覆盖表达式的取值范围
D.保险起见,case语句最后分枝最好都加上default 语句
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