问题描述:
[单选]
verilogHDL中对于变量的定义一般有wire和reg两种,若a为wire型,b为reg型,其余信号不确定,所有信号位宽都是一位的,下面的描述错误的是?
A.ssigna=b
B.assignb=a
C.assigna=b&c
D.assigna=b^c^d
E.b<=a
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