问题描述:
[单选]
在Verilog语言中对Always语句描述错误的是?
A.reg类型变量可以在这个语句中被赋值
B.总是循环重复执行
C.@后敏感信号或表达式发生变化,语句就顺序执行一次
D.wire类型变量可以在这个语句中被赋值
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