问题描述：
[单选]
在Verilog语言中对Always语句描述错误的是？
A．reg类型变量可以在这个语句中被赋值
B．总是循环重复执行
C．@后敏感信号或表达式发生变化，语句就顺序执行一次
D．wire类型变量可以在这个语句中被赋值
参考答案：查看无
答案解析：无
☆收藏
答案解析：无
☆收藏
- 我要回答: 网友(216.73.216.23)
- 热门题目: 1.“松、竹、梅”被誉为《岁寒三 2.某钢筋混凝土板受力钢筋的混凝 3.闽东方言以（）为代表。