问题描述：
[单选]
在VHDL中，用语句（）表示检测clock的下降沿。
A．clock’EVENT
B．clock’EVENT AND clock=‘2’
C．clok=‘1’
D．clock’EVENT AND clock=‘1’
参考答案：查看无
答案解析：无
☆收藏
答案解析：无
☆收藏
- 我要回答: 网友(18.223.241.149)
- 热门题目: 1.同发和广播可能发生在（）。 2.忙时试呼次数BHCA估算公式 3.NO.7信令系统是一种（）信