问题描述：
[单选]
在VHDL中，用语句（）表示检测clock的下降沿。
A．clock’EVENT
B．clock’EVENT AND clock=‘2’
C．clok=‘1’
D．clock’EVENT AND clock=‘1’
参考答案：查看无
答案解析：无
☆收藏
答案解析：无
☆收藏
- 我要回答: 网友(216.73.216.187)
- 热门题目: 1.数据通信采用的协议包括TCP 2.与电子数字程控交换相比，光交 3.同步时分复用技术优点是控制简