问题描述：
[单选]
在VHDL语言中，下列对时钟边沿检测描述中，错误的是（）。
A．if clk’event and clk=‘1’ then
B．if falling_edge（clk） then
C．if clk’event and clk=‘0’ then
D．if clk’stable and not clk=‘1’ then
参考答案：查看无
答案解析：无
☆收藏
答案解析：无
☆收藏
- 我要回答: 网友(3.144.242.149)
- 热门题目: 1.在DMA方式中，CPU和DM 2.单向化的方法有（）种。 3.谐振回路的低频区为（）。