问题描述：
[问答]
在组合逻辑电路的设计中，下面哪些verilogHDL语句形式是可行的？ A.条件语句：if…；else…； B.条件语句：if…；elseif…；elseif…；else…； C.多路分支语句：case（…）…；…；…；default：…;endcase D.循环语句结构：for（…;…;…）statement; E.条件语句：if…；
参考答案：查看无
答案解析：无
☆收藏
答案解析：无
☆收藏
- 我要回答: 网友(3.128.226.211)
- 热门题目: 1.川菜的名菜有（）。 2.目标是组织期望达到的最终结果 3.贮酒阶段，如何控温有利于发酵