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[单选]是否了解DFT（DesignforTest）相关知识？例如SCAN，BIST，JTAG等

[单选]是否熟练掌握一种EDA仿真工具的使用？如VCS，Modelsim等

[单选]是否独立或参与设计某一个数字电路模块

[单选]是否掌握某种硬件描述语言，如verilog，VHDL等？

[单选]是否了解数字信号处理以及Matlab相关建模工具的使用

[单选]是否熟悉并使用过SystemVerilog语言

[单选]是否熟悉systemVerilogconstraintrandomtest的理念以及随机化方式

[单选]是否理解uvm的Factory机制

[单选]是否理解uvmreferencemodel和monitor和scoreboard之間的TLM通信机制

[单选]是否独立或参与进行数字模块的功能验证

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