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[单选]绝大多数的FPGA器件都基于SRAM查找表结构实现。()
[单选]HDL是一种用文本形式来描述和设计电路的语言。()
[单选]Verilog程序的基本设计单元是“模块”(module)。()
[单选]仿真是EDA的精髓所在。()
[单选]状态机设计主要包含三个对象:当前状态,次状态和输出逻辑。()
[单选]时序仿真也叫后仿真。()
[单选]VerilogHDL不支持逻辑运算符。()
[单选]VerilogHDL不支持条件语句。()
[单选]混合仿真器就是能同时支持Verilog和VHDL的仿真器。()
[单选]在IC设计领域中,IP核一般完成某种功能的设计模块。()
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